ログイン
English
千葉大学学術成果リポジトリ
ブラウズ
著者
刊行年(西暦)
雑誌名
資料種別
ランキング
アクセスランキング
ダウンロードランキング
その他
アカデミック・リンク・センター/附属図書館HP
千葉大学HP
このアイテムのアクセス数:
7
件
(
2024-06-17
06:50 集計
)
閲覧可能ファイル
ファイル
フォーマット
サイズ
ダウンロード回数
説明
13650370
pdf
981 KB
62
基本情報
データ種別:学術成果リポジトリ
タイトル
フォールトトレラントプログラマブルチップの設計
作成者 [NC]
伊藤, 秀男
DA12548812
作成者の別表記
Ito, Hideo
キーワード等
FPGA
プログラマブルチップ
故障検出
欠陥
欠陥救済
内容
平成13年度~平成15年度科学研究費補助金(基礎研究(C)(2))研究成果報告書
研究種目:基盤研究(C) 研究種目コード:320
研究課題番号:13650370
審査分野:一般 区分コード:03
平成15年度は以下を目標とした.以下の(1),および(2)の細分化された問題,更に(3),(4)を繰り返し行って新手法の提案とその最適化を図る.また,一昨年度から今までに行った設計の最終的なチップ設計・評価を行い(5)を行う.更に,(6)も随時行なう.また,後半には(7)を行って研究を完成させる.(1)研究調査;(2)新手法の考案;(3)新手法の理論的評価;(4)新手法のシミュレーション評価;(5)試作チップ設計と評価ボード作成;(6)新手法の評価と学会発表;(7)研究の総括,今後の検討課題,研究報告書の作成(1),については,修士研究,卒業研究を通して検討を行い,幾らかの成果も得られた.(2),(3),(4)については,ビットスライス的な構成方法によって欠陥を救済するという新しい手法を考案した.32ビット乗算器について,3つの欠陥救済方法を考案し,それらの特性(歩留り,オーバヘッド)を定量的に評価し,優劣を明らかにした.MPEGチップ回路についても基本的なところを検討した.16ビットや32ビットプロセッサなどの評価は今後の課題である.(5)についてはマルチコンテキストFPGAのテスト容易化設計について,VDECを通して試作チップ設計を行った.設計チップも平成15年9月に納入され,ボードへの実装を行って,動作チェックを行った.その結果,基本動作ができていることを確認できた.(6)の新手法の評価は,32ビット乗算器について行い,学会発表も既に行った.(7)については原稿は完了し,現在業者へ製本発注してある.
発表論文p.11-153 削除
ハンドルURL
https://opac.ll.chiba-u.jp/da/curator/900040141/
フルテキストへのリンク
https://opac.ll.chiba-u.jp/da/curator/900040141/13650370.pdf
NII資源タイプ
研究報告書
刊行年月
2004-03
その他の情報を表示
日本十進分類法 (NDC)
548
コンテンツの種類
研究報告書 Research Paper
ファイル形式 [IMT]
application/pdf
言語 [ISO639-2]
jpn
ホームへ戻る